[封裝失效分析系列一] IC封裝失效分析實(shí)驗(yàn)室
近年來(lái),隨著半導(dǎo)體技術(shù)的不斷發(fā)展,繼續(xù)減小線(xiàn)寬的投入與其回報(bào)相比變得越來(lái)越不劃算。業(yè)界大佬Intel的10nm工藝預(yù)計(jì)將在2017年Q3亮相,這個(gè)時(shí)間點(diǎn)明顯已經(jīng)偏離摩爾定律。高度集成化的芯片,如SoC(systemon chip)的設(shè)計(jì)與流片成本過(guò)高,使得近些年SiP(System in Package